设计适用于 SiC FET 的 PCB

日期:2023-05-16
探讨如何设计适用于 SiC FET 的 PCB
 
Qorvo 应用工程师 Mike Zhu 
 
SiC FET(即 SiC JFET 和硅 MOSFET 的常闭共源共栅组合)等宽带隙半导体开关推出后,功率转换产品无疑受益匪浅。此类器件具有超快的开关速度和较低的传导损耗,能够在各类应用中提高效率和功率密度。然而,与缓慢的旧技术相比,高电压和电流边缘速率与板寄生电容和电感的相互作用更大,可能产生不必要的感应电流和电压,导致效率降低,组件受到应力,影响可靠性。此外,由于现在 SiC FET 导通电阻通常以毫欧为单位进行测量,因此,PCB 迹线电阻可能相当大,须谨慎降低以保持低系统传导损耗。
 
设定电流边缘速率
SiC FET 可轻松实现超过 1000A/µs 的电流边缘速率(图 1),这样 SiC FET、其负载和本地去耦电容之间的开关回路周围的电感会产生瞬态电压(图 2)。例如,依据 E = -Ldi/dt,100nH 回路电感可产生 100V 的瞬态电压,这会导致器件工作电压提高、击穿裕量减少且 EMI 增加。

图 1:与同等级的 Si SJ MOSFET 相比,SiC FET 开关波形显示 >1000A/µs 的边缘速率
 

图 2:具有高 di/dt 的典型开关回路
 
这是真实的电感值,在典型电源应用中,考虑到组件的物理尺寸,无法将其紧密封装在一起。例如,根据 Terman 的等式 1 计算得出,如果宽度 (W) 为 2.5mm 且铜重量 (T)为 2oz (0.07mm),对于每个“出发”和“返回”连接,仅 50mm (l) 的 PCB 迹线可产生大约 100nH 的总电感。


 
这个关系适用于隔离的出发和返回迹线,不适用于返回平面上方的单条迹线。有趣的是,从图中可以看出,电感与迹线宽度和厚度的关系相对较小,长度是主要因素。图 3.
 
图 3:根据等式 1,隔离的迹线电感随厚度和宽度的变化
 
图表显示,通过将高频率去耦电容(图 2 中的 Cd)放置在比大直流链路电容更靠近开关的位置,可有效缩短长度并获得最大优势,电容不是低电感类型时候效果更为明显。如果出发和返回路径十分接近,通常使用铜平面,则电感大幅减少(图 4)。


 图 4:返回平面在迹线下方可显著减少总电感
 
根据 Clayton 的等式 2 [2],现在,与返回平面相距 1.6mm (H) 的 2.5mm (W) 迹线的总回路电感仅为 32nH。该等式对 W/H>1 有效,同样,迹线厚度不是主要因素,但现在,迹线宽度以及迹线与平面之间的距离可产生显著影响(图 5)。如果返回平面同时位于迹线上方和下方,则电感进一步减少,并获得增强屏蔽的额外优势。

 
图 5:当返回路径是铜平面时,电感减少,并随着间隔距离和迹线宽度的变化而显著变化
 
 除迹线外,导通孔也会使电感增加,并且会出现电阻性压降,应尽可能避免在功率路径中使用。导通孔的电感取决于尺寸以及孔是否填补,直径为 0.5mm、长度为 1.6mm 且未填补的孔,其电感大约为 0.5nH。该值通常可以忽略不计,尤其是如果有多个平行的导通孔,功率路径中可能会出现这种情况。
 
栅极和源连接中的公共连接电感是一大问题
如果 SiC FET 栅极驱动回路及其源极电流共用任一长度的迹线,则公共连接的电感会产生瞬态电压,其中负载电流阶跃作用于栅极驱动(图 6)。最糟糕的情况是,关断驱动信号的幅度减小,这可能会导致“幻象导通”,在桥式转换器支路中产生“击穿”,带来灾难性损坏。即使分离的栅极驱动回路连接至三引脚 TO-247 器件的源极,仍有大约 10nH 的封装电感,这是常见现象,无法消除,如果源极电流边缘速率为 1000A/µs,会产生 10 伏的瞬态电压。在实际设计中,这些边缘速率通常较为缓慢,解决方案之一是使用四引脚器件,并与源极建立单独的内部“开尔文”连接,比如 UnitedSiC (Qorvo) [3] 提供的器件。这能够将公共连接电感降至大约 1nH 的裸片数据,从而实现更高的边缘速率以及可能更低的动态损耗。

 图 6:高源极 di/dt 和公共连接电感会产生瞬态栅极电压
 
电路电容可导致不必要的耦合
请注意,较宽的迹线可有效降低电感和瞬态电压,但也会提高对相邻迹线、组件和地面的电容。SiC FET 所具备的高 dV/dt 速率能够引起位移电流,这会导致高 EMI 水平和混乱操作。例如,边缘速率为 100kV/µs 时,SiC FET 可轻松开关,仅通过 10pF 就能产生 1A。电流以通常难以识别的路线围绕系统流动。在高侧开关的源连接处,对主开关节点的电容是一个特殊问题。主开关节点可通过物理方式隔离,以避免耦合至任何敏感的控制或反馈连接。然而,始终有路径通过栅极驱动器连接至系统其余部分,即使利用磁力或通过光耦合器将其隔离,信号路径和提供栅极驱动电源的 DC-DC 转换器中也将存在残余电容。为此,在指定具有低耦合电容的隔离部件时,应格外小心,最好不超过数 pF。
开关节点和机箱接地之间的电容是共模 EMI 的主要来源,可能会导致超出法定限制。好在 SiC FET 等器件的效率往往意味着它们能够使用小型未接地散热器操作。如果必须使用较大的接地散热器,开关器件和散热器之间可使用铜箔形式的静电屏蔽,但这势必会提高热阻,因此必须小心地对其进行绝缘处理,以满足安全标准。

散热考虑因素
SiC FET 的损耗通常非常低,因此 PCB 迹线和平面可作为散热器,将结温保持在合理的范围内。由于与其他发热组件的相互作用,此类布局的热阻可能很难量化,因此通常使用多物理模拟软件来预测结果。PCB 材料、层数及其铜重量、气流方向和速率、表面辐射系数和其他组件产生的交叉加热都必须考虑在内。
热量可使用散热孔通过 PCB 传递,凭借仅大约 0.25W/m-K 的核心热导率,对 FR4 进行改进。直径为 0.5mm、长 1.6mm 且壁厚为 0.025mm 的未填补散热孔的热阻约为 100°C/W(图 7)。

图 7:典型散热孔的热阻约为 100°C/W。电阻约为 0.7 毫欧,电感约为 0.5nH
 
举个例子,仅 12 个该尺寸的散热孔就可以将 25 平方毫米、厚 1.6mm 的 PCB 区域的顶部铜平面至底部铜平面的热阻从约 16°C/W 减少至 8°C/W。绝缘金属基板 (IMS) 的热阻约为 FR4 的 45%,但其缺点是成本更高,并且对层数有实际限制。IMS 介电厚度通常为每层 0.15mm 左右,以确保尽可能最低的热阻,这通常是目标,但的确会产生相对较高的电容,并且正如所讨论的,可能会产生高共模电流。IMS 基板一般用于高密度应用,以便通过液体或强制空气冷却将热量最大限度排出到板上。对于采用对流冷却的非关键型系统,与铜平面之间具备散热孔的 FR4 可能更加适合。随着越来越多的器件可采用顶部散热方式,通过 PCB 对散热路径的依赖性降低。
UnitedSiC (Qorvo) 已证明,与通过串联电阻减缓栅极驱动速度等方式相比,简单的 RC 缓冲电路可有效限制开关边缘产生的瞬态过电压。具有极低耗散的相对较小的表贴组件可用于有效降低峰值电压。缓冲电路应尽可能靠近器件,并使用具备足够宽度的迹线,以便最大限度减少电感,耗散必要的功率。迹线中以短“颈”形式出现的热折断可能有助于减少功率器件产生的交叉加热。
 
PCB 迹线电阻导致效率降低
现在,即使在高额定电压下,SiC FET 的导通电阻只有数毫欧,因此其传导损耗可能非常低。然而,相关迹线电阻可能相当大,因此应尽可能减少迹线电阻,以维持 SiC FET 优势。为了评估影响,PCB 电阻取决于铜电阻率、厚度、温度和迹线长度。一种便捷的测量方式是沿着迹线计算“平方”的数量,例如,在 25°C 时,无论尺寸如何,35µm/1oz 铜在每“平方”的电阻为 0.5 毫欧,所以 1mm 宽、1mm 长的迹线和 10 密耳宽、10 密耳长的迹线一样,电阻均为 0.5 毫欧。因此,正如我们在计算电感时使用的,对于长度只有 100mm 的 2.5mm 迹线,测量得出其电阻为 20 毫欧——通常比最低的 SiC FET 导通电阻还要多。此外,随着温度升高,铜电阻增加,在本例中,100°C 时,铜电阻增加至大约 26 毫欧,因此应将这一因素考虑在内。对于直迹线,“计算平方数”的方法十分准确,如有突然转弯,由于电流集聚效应,拐角处的电阻率会提高。无论如何,应避免直角,以防止出现局部高电场强度,避免电压击穿风险增加。
对于交流电,应考虑“趋肤效应”,即随着频率增加,电流往往集中到表面流动,而不是在大部分导线内流动。但对于 PCB 迹线,该效应通常较小,趋肤深度约为 66/f1/2 mm,因此,即使在 1MHz 时,开关电流流向深度为 0.07mm 或总厚度为 2oz 的铜。谐波电流不会渗透得这么深,但其幅度更小。
当高频率交流电通过铜平面返回时,可以假设该路径上的电阻更低。然而,由于电流集中到功率迹线下方且只有直流组件显著分散,优势并不明显(图 8)。

图 8:平面中的交流返回电流集中到功率迹线下方。任何直流组件分散得更广
 
结论
应了解并降低实际连接电阻,以便充分发挥 SiC FET 的潜在性能。在一些转换拓扑结构中,寄生电感和电容可能是谐振槽的一部分,因此通常也应该降低。在这种情况下,量化和控制电路值仍非常重要。
www.qorvo.com
 
 

订阅我们的通讯!

电子邮件地址