作者：Alpha & Omega Semiconductor公司Steven J.Goldman
 
本文介绍了有用的SPICE模型块，以帮助电机控制和电源设计人员进行有效的模拟。此前第二部分介绍了一个名为“CLOCKDRIVER”的模块，用于驱动半桥电路。CLOCKDRIVER将一个参考输入时钟转换为两个差分、浮动、异相时钟，具有可编程死区时间和转换速率控制。回顾第一部分DUALCLOCK，它更简单，分析时间更快。这两个块都使用了SPICE模型中隐藏的数学函数。
在收到几个请求并在线搜索该功能的硬件实现后，决定设计并发布一个简单的电路，用于生成两个具有可调死区时间的异步时钟。网上有几种复杂的方法，但没有这么简单的方法，也没有一种方法提供SPICE模型。
ASYNC_CLOCK模型输出是单端的，没有启用功能。通常，这些时钟馈入半桥驱动器，如本例中使用的AOZ32101MDV（阿尔法和欧米茄半导体）。驱动器IC将处理高侧栅极驱动，支持启用和浮动差分输出。通过添加适当的构建块，使用传统的SPICE工具（如National Instruments的Multisim）来模拟电源变得更加容易。
对于我们这些喜欢模拟的人来说，我们知道当一个“块”或SPICE模型经过充分测试并可用，准备进入我们的示意图中，这样我们就可以继续在手头的电路上工作，以解决和分析我们的迫切需求时，这是多么的快乐。
没有这些经过测试的模块，我们浪费时间对模型进行故障排除，而不是设计电路。下面提供了硬件设计，以在现实世界中实现。这里提出的ASYNC_CLOCK是另一个模型，它将干净地收敛，快速运行，并且已经过测试和验证。
ASYNC_CLOCK可用于寻找同步降压转换器或DC电机电路的最佳工作频率，参见典型应用电路（图1）具有简化输出级的基本直流电机控制应用。所示的20kHz时钟源可以用函数发生器代替。输出是由时钟输入（CLK）的占空比控制的电压电平。使用此块的计算机辅助设计将有助于选择输出级的值。模拟逆变器波形需要大量的计算能力，因此请耐心使用您的模拟工具。Slewrate（在这个模型中）由所使用的逻辑门的上升和下降时间控制。


图1：典型应用电路
 
ASYN_CLOCK从单端输入时钟创建两个异相、差分、单端时钟输出，具有可编程的slewrate和死区时间。占空比由输入时钟控制。启用可以添加额外的逻辑，但通常由驱动器控制。DEATIME（ns）参数由C_delay（电容值，单位为pF）控制。方程DEATIME=（1.34 x C_delay）+27.5嵌入模型的参数部分。对于硬件实现（将R_delay设置为2kΩ），对于高达1µs的死区时间，该方程近似为真。
ASYNC_CLOCK的编写是为了在SPICE中高效运行，但是，应该注意充分理解阈值点和时序图。存在通过块的传播延迟，与通过逻辑门的延迟有关，不包括DEATIME值。默认设置为5ns。确定并了解应用程序所需的切换阈值。
RISETIME和FALLTIME变量也会导致标称占空比或相位失真。对于大多数仿真电路，这将在时序中引入非常小的误差项。DEADETIME保证没有直通条件，因为在任何一个信号切换为高之前，两个输出都保持为低。逻辑阈值电压可调，默认设置为2.5V。此参数将因各种逻辑系列（LV、LVC、AC、HC、HCT、TTL等）而异。为了获得更精确的模拟，请从正确的逻辑家族中嵌入（现成的）精确模型。
图2显示了ASYNC_CLOCK的简单示意图和符号。这个概念很简单，但遵循SPICE语法会很快变得复杂。基本上，输入时钟（CLK）被分成同相和略微延迟的信号。当延迟信号和原始CLK都为高时，高侧输出为真。当延迟信号和原始CLK都为低时，低侧输出为真。由于大多数SPICE引擎将输出定义为“数字”，因此插入串联电阻以产生模拟电压。按照惯例，该模型保持高侧输出（HS）同相，低侧输出（LS）与参考时钟输入异相。占空比完全由输入时钟（CLK）控制，与同步整流电路（如同步降压稳压器）一致。例如，输入时钟的10%占空比将在90%的时间内驱动低侧n沟道MOSFET为高。


图2：ASYNC_CLOCK示意图和符号
图3提供了SPICE模型的源代码。该模型是为National Instruments Multisim v14编写的，一些语法可能需要修改才能与其他SPICE工具一起使用。


图3：ASYNC_CLOCK的SPICE模型
图4的时序图显示了输入时钟（CLK）和两个输出（HS & LS）的所有边沿的相对时序。每个周期从输入时钟（CLK）上升到阈值电压（设置为2.5V）以上开始。在通过模型的传播延迟之后，LS输出开始降至零。在DEATIME时间间隔内，两个输出都保持低电平。HS产量将在DEATIME结束时开始上升。HS保持高电平，直到CLK变低。HS归零后，插入DEATIME，最后LS输出变高。周期结束时，CLK升至高位。


图4：ASYNC_CLOCK时序图
死区时间间隔在开关周期之间至关重要，因为它消除了任何全桥、半桥、PWM、三相无刷电机、大电流传感器驱动、开关模式电源或其他实现同步整流的电路中可能出现的直通情况（当两个MOSFET同时导通时）。为了提高占空比精度，您的输入时钟应具有相对于逻辑门上升/下降时间的快速边沿。
 
用SPICE分析电机控制或电源电路从来都不简单。预计会出现收敛误差和较长的分析时间，这似乎永远不会结束。请记住，与真实电路类似，分析正在执行您请求的任务，但可能不是您预期的任务。结果是数学计算。没别的了。SPICE电路不是真实的，它们只是简单的幻觉。再读一遍那句话。奇怪的输入会产生奇怪的结果。
其他文章将探讨一些使用此模型和mini系列中其他功能的有用测试用例。模拟结果与实际实验室测试非常吻合。稍后将介绍程序，解释在同步降压设计中识别直通条件的测试和模拟方法。可应要求提供模型文本文件。继续模拟，永远玩得开心。
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